Fpga Epep4ce6 Alternativa Ciclone iv Cpld & Fpga Placa Principal de Desenvolvimento Ciclone com Expansores Full io

Síntese

CoreEP4CE6 é uma placa central FPGA que possui um dispositivo EP4CE6E22C8N a bordo, suporta expansão adicional.

• A bordo Serial configuração dispositivo EPCS16SI8N

• Circuito básico FPGA integrado, como circuito de relógio

• Botão nCONFIG a bordo, botão RESET, 4 x LEDs

• Todas as portas do I/O são acessíveis nos cabeçalhos do pino

• Interface programação/depuração JTAG onboard

• Projeto do passo do encabeçamento de 2.54mm, apropriado para obstruir seu sistema de aplicação

O que há a bordo

1. Placa de Demonstração e Acessórios – Related Pacote : Tsop

1. EP4CE6E22C8N:O dispositivo ALTERA Cyclone IV FPGA que apresenta:

   • Freqüência operacional: 50MHz

   • Tensão operacional: 1,15 V ~ 3,465 V

   • Pacote: QP144

   • E/S: 80

   • LEs: 6K

   • RAM: 270kb

   • PLL: 2

   • Depuração/Programação: Suporta JTAG

2. AMS1117-3.3, 3.3V tensão regulador

3. AMS1117-2.5, 2.5V tensão regulador

4. AMS1117-1.2, 1.2V tensão regulador

5. SPCE16, Memória FLASH serial integrada, para armazenar código

6. Indicador do poder

7. LEDs

8. Botão de reinicialização

9. Botão nCONFIG: Para reconfigurar o chip FPGA, o equivalente a redefinição de energia

10. Interruptor de energia

11. Oscilador ativo cristal 50M

12. Conector 5V DC

13. Interface JTAG: Para depuração/programação

14. FPGA pinos expansor, VCC, GND e todas as portas I/O são acessíveis em conectores de expansão para expansão adicional

15. Jumpers LED

Foto

5. Placa de Demonstração – Número do Modelo : Tsop32 to Dip32 a

4. Placa de Demonstração e Acessórios – tipo de Placa Demo : Braço

4. Placa de Demonstração e Acessórios – tipo de Placa Demo : Braço

5. Placa de Demonstração – Número do Modelo : Tsop32 to Dip32 a

Nota:
O CoreEP4CE6 fornece interface de depuração JTAG, mas NÃO integra nenhuma função de depuração, um depurador é necessário.
Placa-mãe e programador/depurador nas fotos não estão incluídos no preço.

Interface JTAG

A figura abaixo mostra a pinagem do cabeçalho do JTAG

Figura 1. JTAG Cabeçalho Pinagem

6. Fpga Epep4ce6 Alternativa Ciclone iv Cpld e – Manufacturer : Enplas

Recursos Desenvolvimento

• Software relacionado (Quarers II, NIOS II etc.)

• Código demo (Verilog, VHDL, NIOS II C)

• Esquema (PDF)

• Documentações do desenvolvimento FPGA

Wiki: